书目详细信息
： 基于TSV的三维堆叠集成电路的可测性设计与测试优化技术
书目信息 机读格式(MARC)
| ISBN/价格： | 978-7-111-75364-3:CNY129.00 |
|---|---|
| 作品语种： | chi eng |
| 出版国别： | CN 110000 |
| 题名责任者项： | 基于TSV的三维堆叠集成电路的可测性设计与测试优化技术/.(美) 布兰登·戴, 蔡润波著/.蔡志匡 ... [等] 译 |
| 出版发行项： | 北京:,机械工业出版社:,2024 |
| 载体形态项： | xiv, 221页, [16] 页图版:;+图 (部分彩图):;+24cm |
| 丛编项： | 半导体与集成电路关键技术丛书.微电子与集成电路先进技术丛书 |
| 相关题名附注： | 英文题名原文取自封面 |
| 提要文摘： | 本书首先对3D堆叠集成电路的测试基本概念、基本思路方法, 以及测试中面临的挑战进行了详细的论述; 讨论了晶圆与存储器的配对方法, 给出了用于3D存储器架构的制造流程示例; 详细地介绍了基于TSV的BIST和探针测试方法及其可行性; 此外, 本书还考虑了可测性硬件设计的影响并提出了一个利用逻辑分解和跨芯片再分配的时序优化的3D堆叠集成电路优化流程; 最后讨论了实现测试硬件和测试优化的各种方法。 |
| 题名主题： | 集成电路 电路设计 |
| 中图分类： | TN402 |
| 个人名称等同： | 戴 著 |
| 个人名称等同： | 蔡润波 著 |
| 个人名称次要： | 蔡志匡 译 |
| 个人名称次要： | 解维坤 译 |
| 记录来源： | CN SCYK 20240821 |